A.修改邏輯設(shè)計
B.在輸出端接入濾波電容
C.后級加緩沖電路
D.屏蔽輸入信號的尖峰干擾
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A.十進(jìn)制
B.二進(jìn)制
C.八進(jìn)制
D.十六進(jìn)制
A.原碼
B.反碼
C.補(bǔ)碼
D.編碼
A.器件的狀態(tài)
B.電平的高低
C.脈沖的有無
D.數(shù)量的大小
A.電路結(jié)構(gòu)簡單,有利于實現(xiàn)電路集成化;
B.可實現(xiàn)邏輯運(yùn)算和判斷;
C.工作穩(wěn)定抗干擾能力強(qiáng);
D.工作于開關(guān)狀態(tài),功耗低。
A.全部輸入是0
B.全部輸入是1
C.任一輸入為0,其他輸入為1
D.任一輸入為1
A.“·”換成“+”,“+”換成“·”
B.原變量換成反變量,反變量換成原變量
C.變量不變
D.常數(shù)中“0”換成“1”,“1”換成“0”
A.“1”格允許被一個以上的圈所包圍。
B.“1”格不能漏畫。
C.圈的個數(shù)要盡量少,圈的面積應(yīng)盡量的大。
D.每圈必有一個新“1“格。
A.畫出表示該邏輯函數(shù)的卡諾圖
B.找出可以合并的最小項
C.寫出最簡“與或”邏輯函數(shù)表達(dá)式
D.寫出最簡“與或非”邏輯函數(shù)表達(dá)式
A.卡諾圖中的方塊數(shù)等于最小項總數(shù),既等于2n(n為變量數(shù))
B.變量取值不能按二進(jìn)制數(shù)的順序排列,必須按循環(huán)碼排列。
C.卡諾圖是一個上下、左右閉合的圖形。
D.并不是所有的邏輯函數(shù)都能用卡諾圖表示。
A.對于任一個最大項,只有對應(yīng)一組變量取值,才能使其值為0,其余情況均為1。
B.任意兩個最大項Mi和Mj,其邏輯或為1。
C.n個變量的最大項之邏輯與為0。
D.具有相鄰性的兩個最大項之積可以合并成一個或項,并消去一對因子。
最新試題
一個兩輸入端的門電路,當(dāng)輸入為10時,輸出不是1的門電路為()
()在計算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用,其中一個重要用途是構(gòu)成數(shù)據(jù)總線。
7系列EPROM存儲的數(shù)據(jù)是()可擦除的。
以下哪個編碼不能是二-十進(jìn)制譯碼器的輸入編碼()
一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體?是否可以有多個實體和結(jié)構(gòu)體?簡述它們的作用。
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
TTL與非門閾值電壓UT的典型值是()
10-4線優(yōu)先編碼器允許同時輸入()路編碼信號。
ROM可以用來存儲程序、表格和大量固定數(shù)據(jù),但它不可以用來實現(xiàn)()。
用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù),需要增加若干個()。